Динамические элементы памяти СБИС

Розглянемо останній варіант у силу його більшої схемної простоти. Отже, перед зчитуванням ємність С Л заряджається до рівня U СС /2. Будемо вважати, що зберігання одиниці відповідає зарядженій ємності С З , а зберігання нуля – розрядженій. При зчитуванні нуля до ЛЗЗ підключається ємність С З , що містила нульовий заряд.

Частина заряду ємності С Л перетікає в ємність С З , і напруги на них зрівнюються.

Потенціал ЛЗЗ знижується на величину U, що і є сигналом, що надходить на підсилювач зчитування. При зчитуванні одиниці, навпроти, напруга на С З становила спочатку величину U СС і перевищувала напругу на ЛЗЗ. При підключенні С З до ЛЗЗ частина заряду стікає із запам'ятовуючої ємності в С Л і напруга на ЛЗЗ збільшується на U. Графіки сигналів при зчитуванні нуля й одиниці показані на рис. 3. Рис. 3. Часові діаграми сигналів при зчитуванні даних у динамічних ЗП. Значення U неважко обчислити на основі аналізу кожного із процесів – зчитування нуля або зчитування одиниці. Для зчитування нуля справедливі наступні міркування. До вибірки ЗЕ ємність ЛЗЗ мала заряд Q = С Л U C C /2. Після вибірки ЗЕ цей же заряд має сумарна ємність С Л +С З і можна записати наступне співвідношення: Q = (С Л + С З ) (U C C /2 – U). Прирівнюючи вирази для того самого значення заряду Q, одержимо співвідношення С Л U C C /2 = (С Л + С З ) (U C C /2 – U), з якого слідує вираз U = U C C С З / [ 2 (С З + С Л ) ] U C C С З / [ 2 С Л ] . У силу нерівності С З С Л сигнал U виявляється слабким. Крім того, зчитування є руйнуючим - підключення запам'ятовуючої ємності до ЛЗЗ змінює її заряд. Мірами подолання відзначених недоліків служать способи збільшення ємності С З (без збільшення площі ЗЕ), зменшення ємності ЛЗЗ і застосування підсилювачів-регенераторів для зчитування даних. У напрямку збільшення С З можна вказати розробку фірмою Сименс нового діелектрика (двоокису титану ТіО 2 ), що має діелектричну постійну в 20 разів більшу, ніж SiО 2 . Це дозволяє при тій же ємності скоротити площу ЗЕ майже в 20 разів або збільшити С З навіть при зменшенні її площі. Є й варіанти із введенням у ЗЕ струмопідсилюючих структур, що також еквівалентно збільшенню ємності ЗЕ. Зменшення ємності ЛЗЗ можна досягти 'розірванням' цієї лінії на дві половини із включенням диференціального підсилювача зчитування в розрив між половинами ЛЗЗ (рис. 4, а). Очевидно, що такий прийом удвічі зменшує ємність ліній, до яких підключаються запам'ятовуючі ємності, тобто вдвічі збільшує сигнал U. Рис. 4. Схема ввімкнення підсилювача-регенератора в розрив лінії запису-зчитування динамічного ЗП (а) і варіант схемної реалізації підсилювача-регенератора (б). Підсилювачі-регенератори Підсилювачі-регенератори будуються на основі тригерних схем. Один з можливих варіантів (рис. 4, б) оснований на введенні в схему додаткового сигналу 'Підготовка' для керування навантажувальними транзисторами Т Н1 і Т Н2 . Спочатку сигнал 'Підготовка' має низький рівень і навантажувальні транзистори замкнені. У цьому стані підсилювач-регенератор сприймає слабкі сигнали зчитування з ліній ЛЗЗ. Одна з половин ЛЗЗ, до якої не підключається С З , зберігає напругу предзаряду U СС /2, напруга на іншій половині, до якої підключається обраний ЗЕ, відхиляється від напруги предзаряду на U в ту або іншу сторону в залежності від того, зчитується одиниця або нуль. Нерівність напруг у точках А и В вносить несиметрію провідностей транзисторів T 1 і Т 2 . Для зчитування й регенерації даних сигнал 'Підготовка' переводиться на високий рівень.

Транзистори T Н1 і Т Н2 відкриваються, і виникає схема тригера, що перебуває в нестійкому стані, близькому до симетричного. Такий тригер у силу своїх властивостей швидко перейде в стійкий стан, визначений початковою несиметрією його режиму. На виходах тригера сформуються повні напруги високого й низького рівнів. Так як ті самі точки А и В є одночасно й входами й виходами підсилювача-регенератора, то після свого спрацьовування він відновлює на ємності С З повне значення зчитаного сигналу. Тим самим автоматично здійснюється регенерація даних у ЗЕ. Стан тригера визначає також сигнали, виведені в зовнішні кола як зчитану інформацію.

Мультиплексування шини адреси Особливістю динамічних ЗП є мультиплексування шини адреси.

Адреса ділиться на дві напівадреси, одна із яких представляє собою адресу рядка, а інша адресу стовпця матриці ЗЕ. Напівадреси подаються на одні й ті самі виводи корпуса ІС по черзі. Подача адреси рядка супроводжується відповідним стробом RAS (Row Address Strobe), а адреси стовпця - стробом CAS (Column Address Strobe). Причиною мультиплексування адрес служить прагнення зменшити число виводів корпуса ІС і тим самим зменшити її вартість, а також та обставина, що напівадреси й сигнали RAS і CAS у деяких режимах і схемах використаються по-різному (наприклад, у режимах регенерації адреса стовпця взагалі не потрібна). Скорочення числа зовнішніх виводів корпуса для динамічних ЗП особливо актуально, тому що вони мають максимальну ємність і, отже, велику розрядність адрес.

Наприклад, ЗП з організацією 16Мх1 має 24-розряду адресу, а мультиплексування скоротить число адресних ліній до 12. Зовнішня організація і часові діаграми На рис. 5 показані зовнішня організація і часові діаграми динамічного ОЗП. Цикли звертання до ЗП починаються сигналом і загаяним щодо нього сигналом і адреси рядків.

Області байдужних значень сигналів на рисунку заштриховані. Рис. 5. Приклад зовнішньої організації й часових діаграм динамічного ЗП. Схема динамічного ЗП У схемі динамічного ЗП (рис. 6) один зі стовпців матриці показаний повністю, інші стовпці аналогічні йому.

Ключові транзистори для простоти зображення представлені кружками, як пояснено в лівому верхньому куті рисунка.

Позначення блоків стандартні за винятком позначення ФТС - формувача тактуючих сигналів. У вихідному стані (перед звертанням до ЗП) сигнал пасивний, тобто має високий рівень, що замикає ключі 1 і подає напругу U СС /2 на напівшини запису-зчитування ЛЗЗ А і ЛЗЗ В для їх предзаряду. При звертанні до ЗП активізується сигнал одночасно з подачею по шині адреси А першої напівадреси (адреси рядка). При цьому ключі 1 розмикаються й лінії запису-зчитування ізолюються від джерела напруги U СС /2, а формувач ФТС1 виробляє пару послідовних сигналів Ф1 і Ф2. Тактуючий сигнал Ф1 дозволяє завантаження регістра РгХ і роботу дешифратора ДШХ, одна з вихідних ліній якого збуджується й вибирає всі ЗЕ рядка, адреса якого зберігається в регістрі РгХ. Рис. 6. Схема динамічного ЗП. У розрив між секціями ЛЗЗ А й ЛЗЗ В включено підсилювач-регенератор, для якого підключення ЗЕ, що зберігає одиницю або нуль, створює дисбаланс вхідних сигналів.

Другий тактуючий сигнал Ф2 знімає сигнал 'Підготовка' з підсилювачів-регенераторів, і вони спрацьовують, формуючи у своїх точках входів-виходів повні рівні сигналів, що відновлює стани ЗЕ обраного рядка. Для наступних операцій читання або запису потрібна наявність сигналу Залежно від сигналу R/W, лінії ЛЗЗ підключаються або до вихідної шини даних (через ключ 4 при R/W = 1), або до лінії вхідних даних (через ключі 3 при R/W = 0). Для операції регенерації, що цілком проходить усередині ЗП, зв'язку із зовнішніми виводами не потрібно, тому для неї досить подачі тільки сигналу (разом з адресами рядків, що регенеруються) і вироблення тільки тактуючих сигналів Ф1 і Ф2. Крім режимів запису та зчитування, у динамічних ЗП іноді організують додаткові режими, зокрема, режим 'зчитування-модифікація-запис'. У цьому режимі в одному циклі слово зчитується й знову записується за тою ж адресою, але може бути змінено (модифіковано). Такий режим використовується в ЗП з корекцією помилок, наприклад, із застосуванням кодів Хеммінга. У цьому випадку слово з контрольними розрядами зчитується, перевіряється контрольною схемою і при необхідності виправляється й знову записується за старою адресою.

Тривалість циклу режиму 'зчитування-модифікація-запис' більше циклів запису й зчитування, але менше їхньої суми, тому час на корекцію вмісту ЗП скорочується. Динамічні запам'ятовуючі пристрої підвищеної швидкодії Сучасні мікропроцесори характеризуються високою швидкодією. Це вимагає й збільшення швидкості роботи ОЗП, що обмінюється інформацією із процесорами.

Особливо гостро це завдання постає перед розробниками динамічних ОЗП, які завдяки максимальній інформаційній ємності й низкій вартості займають провідне місце в складі основної пам'яті комп'ютерів.

Останнім часом запропонований ряд варіантів динамічних ОЗП підвищеної швидкодії. Методи, використані в цих ОЗП, засновані на припущенні про групову купчастість адрес при звертаннях до ОЗП. Це відповідає тенденції, що проявляється при виконанні самих різних програм і ґрунтується на тім, що адреси наступних звертань до ОЗП найімовірніше розташовані поруч із адресою поточного звертання. Варіант FPM Варіант FPM (Fast Page Mode, швидкий посторінковий режим доступу) ефективний, якщо після звертання до деякого ЗЕ наступне звертання буде до ЗЕ в тому ж рядку. Порівняємо таку ситуацію з більш загальною. При читанні по довільній адресі старша напівадреса вибирає рядок, потім молодша напівадреса вибирає стовпець у матриці ЗЕ. При цьому спочатку потрібно перезарядити шину вибірки рядка, а потім шину вибірки стовпця, що супроводжується відповідними затримками. При звертанні до рядка (сторінки), у всіх ЗЕ рядка проходять процеси, що відповідають двом першим фазам повного циклу обміну (по стробу RAS), і ці елементи готові до виконання чергових фаз. При звертанні до даних у межах однієї сторінки адреса рядка залишається незмінною, змінюються тільки адреси стовпців у супроводі сигналу строба CAS. Змінює стан фактично тільки група ключів 3 і 4 (див. рис. 6). Поки не змінився номер сторінки, у циклах обміну виключені деякі етапи, що скорочує тривалість циклів. Часові діаграми для режиму FPM представлені на рис. 7. Видно, що час доступу до даних при незмінності адреси рядка R A і змінах тільки адреси стовпця скорочується в порівнянні з доступом при повному циклі (з часом доступу при першому звертанні до ЗП). Характерну пропорційність часів першого й наступного звертань до ЗП можна записати в такий спосіб: 5-3-3-... . Рис. 7. Часові діаграми режиму FPM динамічних ОЗП. Режим FPM – початок розвитку методів підвищення швидкодії динамічних ЗП. По швидкодії його можливості вже набагато перевищені більш пізніми розробками, проте метод FPM знаходить свою область застосування, і відповідні ЗП дотепер займають досить великий сектор ринку.

Додаткові засоби для організації режиму FPM прості: потрібно лише перевіряти приналежність чергової адреси поточній сторінці (рядку), що дозволяє виконувати цикл посторінкового режиму. У іншому разі потрібне виконання звичайного (повного) циклу.

Розроблені ОЗП типу FPM забезпечують часи звертання до ЗП 30-40 нс, що допускає їхню роботу із процесорними шинами на тактовій частоті до 33 МГц.

Структури типу EDORAM Структури типу EDORAM (Extended Data Out RAM, тобто ОЗП з розширеним виводом даних) близькі до структур FPM і відрізняються від них модифікацією процесу виводу даних. В EDORAM дані в підсилювачах-регенераторах не скидаються по закінченні строба Розроблені EDORAM допускають роботу на частотах до 50 МГц. Такі ЗП одержали широке поширення, зокрема через тісну наступність із розробленими раніше ЗП типу FPM, заміна яких на EDORAM вимагає лише невеликих змін у схемі й синхросигналах ЗП. Структури типу BEDORAM У структурі типу BEDORAM (Burst EDORAM, тобто з пакетним розширеним доступом) міститься додатково лічильник адрес стовпців. При звертанні до групи слів (пакету) адреса стовпця формується звичайним способом тільки на початку пакетного циклу. Для наступних передач адреси утворюються швидко за допомогою інкрементування лічильника.

Характерна пропорційність часів першого й наступного звертань 5-1-1-1 (мається на увазі часто застосовуваний варіант із довжиною пакета, що рівна 4). Пам'ять типу BEDORAM не одержала широкого поширення через появу сильного конкурента - синхронних DRAM (SDRAM), у яких не тільки досягається пропорційність часів звертання 5-1-1-1, але й самі часи істотно скорочуються.

Структура типу MDRAM У структурах MDRAM (Multibank DRAM, багатобанкові ОЗП) пам'ять ділиться на частині (банки). Звертання до банків почергове, чим виключається очікування перезаряду шин. Поки зчитуються дані з одного банку, інші мають час на підготовку, після якої з'являється можливість звертання до них без додаткового очікування. При порушенні черговості й повторному звертанні до того ж банку виконується повний цикл звертання до пам'яті. Чим більше банків, тим менше буде повторних послідовних звертань у той самий банк. Так як процесор найчастіше зчитує дані по послідовних адресах, то ефект прискорення роботи ЗП досягається вже при поділі пам'яті всього на два блоки, а саме на один з непарними адресами, іншої - з парними. Банки ЗП типу MDRAM можуть будуватися на звичайних DRAM без будь-яких схемних змін.

Структури типу SDRAM Хоча перехід від базової структури DRAM до архітектури FPM і EDORAM підвищив швидкодію пам'яті, цього виявилося недостатньо для сучасних комп'ютерів і графічних систем. Пам'ять типу SDRAM (Synchronous DRAM) зайняла зараз важливе місце як швидкодіюча пам'ять із високою пропускною здатністю. В SDRAM синхросигнали пам'яті тісно пов'язані з тактовою частотою системи, у них використовується конвеєризація тракту просування інформації, може застосовуватися багатобанкова структура пам'яті і ін.

Синхронні DRAM були запропоновані в 1994 р. як двобанкові системи із триступінчастим конвеєром, що мали пропускну здатність 250 Мбайт/с. Ці ЗП працювали на частоті 125 МГц при U СС = 3,3 В і топологічній нормі 0,5 мкм.

Причому площа кристала (113,7 мм 2 ) практично не відрізнялася від площі кристалів звичайних DRAM тієї ж ємності. Для більш докладного ознайомлення з пам'яттю типу SDRAM розглянемо загальне питання про конвеєризації трактів обробки інформації. Сутність конвеєризації полягає в розбивці трактів обробки інформації на ділянки. На рис. 8 показаний тракт обробки даних, що містить вхідний і вихідний регістри й логічну схему між ними.

Виходячи з тези про можливості подачі нових вхідних даних тільки після закінчення обробки старих, одержимо мінімальний період тактових імпульсів для цієї схеми: T min = t pr + t кл + t SU , де t pr - затримка вхідного регістра на шляху 'такт-вихід'; t кл - затримка сигналу в комбінаційній ланці (логічній схемі); t SU - час передвстановки вихідного регістра.

Зменшення T min , тобто підвищення частоти тактових імпульсів, можна домогтися зниженням t кл шляхом розщеплення логічної схеми на ділянки, розділені регістрами (рис. 8, б). Якщо логічна схема розщеплюється по глибині рівно навпіл, то нове значення мінімального періоду тактових імпульсів визначиться тим же співвідношенням, що й для схеми, показаної на рис. 8, а, однак чисельне значення затримки логічної схеми потрібно буде зменшити вдвічі. Рис. 8. Вихідний (а) і конвеєризований (б) тракти обробки інформації. Застосування конвеєра збільшує потік інформації від входу до виходу за одиницю часу, хоча, у той же час, одиниця інформації проходить від входу до виходу за більший час, чим у схемі без конвеєризації. У мікросхемах SDRAM зовнішні керуючі сигнали фіксуються позитивними фронтами тактових імпульсів і використаються для генерації команд, що керують процесами в ЗП. Команда ACT (Active) пов'язана з вибором рядка по відповідній адресі. Команда RED (Read) визначає адресу першого стовпця для читання даних.

Команда PRE (Precharge) пов'язана з етапом предзарядження шин. Перше слово після формування адреси з'являється із запізненням на кілька тактів (Access Latency). Час доступу при цьому 'звичайний', тобто такий, який би він був в стандартному ЗП. Адреси наступних слів формуються внутрішнім лічильником, і слова з'являються в кожному такті (рис. 9, а ). Щоб прискорити темп появи слів, у пакеті організується триступінчастий конвеєр (рис. 9, 6 ). Роботу конвеєра можна визначити як паралельне функціонування послідовно активізованих блоків. Відповідно до керування тактами кожний сегмент схеми стовпця працює в паралель із іншими (рис. 9, в ). В мікросхемах SDRAM передбачають можливість регулювання запізнювання першого доступу з метою пристосування пам'яті до частотних вимог системи й довжини пакета, у якому слова читаються або записуються в кожному такті після всього однієї команди. Рис. 9. Часові діаграми (а), триступінчастий конвеєр (б) і часові співвідношення обробки інформації (в) для синхронних динамічних ОЗП. До достоїнств SDRAM відноситься відсутність великих проблем з узгодженням взаємного положення в часі вхідних сигналів, що в деяких випадках може бути складним. Тут же стан полегшується, тому що вхідні сигнали фіксуються (заклацуються) фронтами тактових імпульсів, що жорстко задають моменти їхньої появи й зникнення. В SDRAM легко реалізуються й багатобанкові системи пам'яті на одному кристалі. Структури типу RDRAM Мікросхеми названі по імені фірми-розробника – Rambus (RDRAM – Rambus DRAM). Вони представляють собою байт-послідовну пам'ять із дуже високим темпом передачі байтів.

Основними нововведеннями архітектурного плану є синхронізація обома фронтами тактових імпульсів і спеціальний новий інтерфейс Rambus Channel. Синхронізація принципово подібна із застосовуваною в SDRAM. У першій розробці при частоті тактових імпульсів 250 МГц отриманий темп передачі байтів 500 МГц (2 нс/байт). Надалі частота ще підвищилася в 1,5...3 рази. Інтерфейс Rambus Channel має всього 13 сигнальних ліній, що значно менше, ніж у традиційних мікросхем пам'яті. В інтерфейсі немає спеціалізованих адресних ліній. Замість звичайної адресації по інтерфейсі посилають пакети, що включають у себе команди й адреси.

Спочатку посилається пакет запитів, на який пам'ять відповідає пакетом підтвердження, після чого йде пакет даних. Через такий процес перший доступ до даних виявляється сильно запізнілим. У першій розробці запізнювання становило 128 нс. Тому при читанні окремих слів RDRAM зовсім неефективна.

Середня частота передачі байтів залежить від довжини пакета даних. При обміні пакетами по 256 байт середня частота буде 400 МГц (до 2 нс додається 0,5 нс на байт), при пакетах по 64 байта - 250 МГц і т.д. RDRAM ідеально підходить для графічних і мультимедийных додатків з типовим для них процесом - швидкою видачею довгої послідовності слів для формування зображення на екрані або подібних із цим завдань.

Структура DRDRAM Це близький родич RDRAM, називаний Direct RDRAM (DRDRAM). У цьому різновиді архітектури RDRAM подоланий такий фактор, як великий час запізнювання при першому доступі до даних.

Природно, це розширило область використання DRDRAM. Сьогодні в області швидкодіючих DRAM домінують синхронні (SDRAM). Для некомп'ютерних застосувань, що вимагають більших ємностей пам'яті, ця ситуація може зберегтися на багато років. У комп'ютерних схемах DRDRAM представляється сильною альтернативою. Маючи часи першого доступу, такі ж як в SDRAM, DRDRAM не деградують по швидкості при довільних завертаннях більше, ніж звичайні синхронні DRAM. Пропускна ж здатність у них продовжує збільшуватися. Є мікросхеми DRDRAM з 16-розрядним інтерфейсом (первісні варіанти RDRAM риси 8-розрядні). При роботі на тактовій частоті 400 МГц і схемотехніці DDR (Double Data Rate), що передбачає тактування процесів обома фронтами імпульсів, такі DRDRAM дають пропускну здатність (Bandwidth) усередині пакета 1,6 Гбайт/с. Можна сказати, що в споконвічній гонці із процесорами ЗП вперше з доганяючих, стали випереджальними, оскільки цифру 1,6 Гбайт/с зараз навряд чи можна використати в системах.

Структура типу CDRAM У структурах CDRAM (Cached DRAM, кешована DRAM) на одному кристалі з DRAM розміщена статична кеш-пам'ять (кеш першого рівня). При цьому кэш забезпечує швидкий обмін із процесором, якщо інформація перебуває в кеші, а також швидке відновлення свого вмісту.

Остання можливість пов'язана з тим, що розміщення кешу на одному кристалі з DRAM робить зв'язки між ними внутрішніми (реалізованими усередині кристала), а в цьому випадку розрядність шин може бути великою і обмін може відбуватися більшими блоками даних.

Наприклад, в CDRAM фірми Ramtron застосована 2048-розрядна шина для відновлення вмісту кешу. Як синонім позначення CDRAM іноді використається позначення EDRAM (Enhanced DRAM). Кешування, як і завжди, ефективно при виконанні програм, для яких промахи відносно кэшу досить рідкі. Регенерація даних у динамічних запам'ятовувальних пристроях Щоб уникнути втрати інформації динамічні ЗП мають потребу в постійній регенерації. Без відновлення інформація у вигляді зарядів конденсаторів може зберігатися тільки протягом декількох мілісекунд (у сучасних ІС це інтервал від 1 до 15 мс). Традиційним режимом регенерації є режим рядкової регенерації шляхом здійснення циклів читання по всіх рядках матриці ЗЕ. При цьому процес не супроводжується видачею даних на вихідні буфери, а цілком проходить усередині ЗП. Використаються тільки адреси рядків, а адреси стовпців не потрібні. Якщо тривалість циклу читання t CY , а число рядків матриці ЗП N р , то на регенерацію даних буде потрібний час t рег = t C Y N р . Відносні втрати часу на регенерацію складуть величину рег = (t рег / Т рег ) де Т рег - період повторення операції регенерації. Наприклад, у ЗП ємністю 1 Мбіт з організацією 1Mx1, для якого тривалість циклу читання дорівнює 100 нс, а період регенерації становить 5 мс, втрати часу на регенерацію складуть рег = (100 10 -9 2 10 /5 10 -3 ) 100% = % (2 10 = 024 – число рядків у квадратній матриці, що містить 1М запам'ятовуючих елементів). Приклад структури контролера регенерації, що управляє цим процесом, наведений на рис. 10. Модуль пам'яті складений з однорозрядних мікросхем, число яких дорівнює розрядності збережених у ЗП слів. Щодо вхідних сигналів всі мікросхеми включені паралельно. У робочому режимі модулем управляє процесор, у режимі регенерації - контролер. У робочому режимі тригери Т1 і Т2 скинуті. Нульове значення виходу Т2 скидає лічильник CTR, блокує передачу через елемент І-ЧИ строба RAS pег і по адресному вході А мультиплексора MUX2 забезпечує передачу на вихід цього мультиплексора адрес від мультиплексора MUX1. Рис. 10 . Схема контролера динамічного ОЗП . При цьому модуль пам'яті одержує сигнали і і Генератор G безперервно генерує послідовність імпульсів, період слідування яких дорівнює тривалості циклу читання ЗП. Дільник частоти ДЧ знижує частоту імпульсів генератора так, що на його виході період повторення імпульсів буде дорівнювати періоду регенерації Т рег (складе кілька мілісекунд). Таким чином, з періодом Т рег , на виході ДЧ з'являється імпульс, що змушує тригер Т1 прийняти одиничний стан і ініціювати режим регенерації. Одиничне значення сигналу HOLD є сигналом запиту на керування пам'яттю з боку контролера. Цей сигнал надходить на відповідний вхід процесора.